發(fā)布時間：2021-12-25 10:31:52  訪問次數：460

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臺積電：3nm 工藝相比 5nm 密度提升 1.7 倍，功耗降低 25-30%

根據芯智訊報道，中國集成電路設計業(yè) 2021 年會暨無錫集成電路產業(yè)創(chuàng)新發(fā)展高峰論壇于 12 月 22 日舉辦。臺積電(南京)有限公司總經理羅鎮(zhèn)球做了主題為《半導體產業(yè)的新時代》的主題演講。

　　羅鎮(zhèn)球宣布，雖然有很多人說摩爾定律在減速或者在逐漸消失，可事實上臺積電正在用新工藝證明了摩爾定律仍在持續(xù)往前推進。臺積電的 7nm 工藝是在 2018 年推出的，5nm 在 2020 年推出，在 2022 年會如期推出 3nm 工藝，而且 2nm 工藝也在順利研發(fā)。

　　根據臺積電展示的路線圖，從 5nm 工藝至 3nm，晶體管邏輯密度可以提升 1.7 倍，性能提升 11%，同等性能下功耗可以降低 25%-30%。

　　如何在未來實現(xiàn)晶體管的進一步微縮，羅鎮(zhèn)球透露了兩個方向：

　　1、改變晶體管的結構：三星將在 3nm 制程采用全新的“環(huán)繞柵極晶體管”(GAA)結構，而臺積電 3nm 依舊采用鰭式場效晶體管(FinFET)結構。不過，臺積電研發(fā) Nanosheet / Nanowire 的晶體管結構(類似 GAA)超過 15 年，已經達到非常扎實的性能。

　　2、改變晶體管的材料：可以使用二維材料做晶體管。這會使得功耗控制得更好，而且性能會更強。

　　羅鎮(zhèn)球還表示未來將運用 3D 封裝技術來提高芯片的性能，降低成本。目前，臺積電已經將先進封裝相關技術整合為“3DFabric”平臺。

　　除此之外，臺積電還將在 ADAS 和智能數字駕駛艙的汽車芯片應用 5nm 工藝平臺“N5A”，預計將在 2022 年第三季度推出，能夠符合 AEC-Q100、ISO26262、IATF16949 等汽車工藝標準。